Zephyr API Documentation  3.6.99
A Scalable Open Source RTOS
Loading...
Searching...
No Matches
nxp-s32-pinctrl.h File Reference

Go to the source code of this file.

Macros

#define NXP_S32_MSCR_SSS_SHIFT   0U
 
#define NXP_S32_MSCR_SSS_MASK   BIT_MASK(3)
 
#define NXP_S32_IMCR_SSS_SHIFT   3U
 
#define NXP_S32_IMCR_SSS_MASK   BIT_MASK(4)
 
#define NXP_S32_IMCR_IDX_SHIFT   7U
 
#define NXP_S32_IMCR_IDX_MASK   BIT_MASK(9)
 
#define NXP_S32_MSCR_IDX_SHIFT   16U
 
#define NXP_S32_MSCR_IDX_MASK   BIT_MASK(9)
 
#define NXP_S32_SIUL2_IDX_SHIFT   25U
 
#define NXP_S32_SIUL2_IDX_MASK   BIT_MASK(3)
 
#define NXP_S32_PINMUX_MSCR_SSS(cfg)    (((cfg) & NXP_S32_MSCR_SSS_MASK) << NXP_S32_MSCR_SSS_SHIFT)
 
#define NXP_S32_PINMUX_IMCR_SSS(cfg)    (((cfg) & NXP_S32_IMCR_SSS_MASK) << NXP_S32_IMCR_SSS_SHIFT)
 
#define NXP_S32_PINMUX_IMCR_IDX(cfg)    (((cfg) & NXP_S32_IMCR_IDX_MASK) << NXP_S32_IMCR_IDX_SHIFT)
 
#define NXP_S32_PINMUX_MSCR_IDX(cfg)    (((cfg) & NXP_S32_MSCR_IDX_MASK) << NXP_S32_MSCR_IDX_SHIFT)
 
#define NXP_S32_PINMUX_SIUL2_IDX(cfg)    (((cfg) & NXP_S32_SIUL2_IDX_MASK) << NXP_S32_SIUL2_IDX_SHIFT)
 
#define NXP_S32_PINMUX_GET_MSCR_SSS(cfg)    (((cfg) >> NXP_S32_MSCR_SSS_SHIFT) & NXP_S32_MSCR_SSS_MASK)
 
#define NXP_S32_PINMUX_GET_IMCR_SSS(cfg)    (((cfg) >> NXP_S32_IMCR_SSS_SHIFT) & NXP_S32_IMCR_SSS_MASK)
 
#define NXP_S32_PINMUX_GET_IMCR_IDX(cfg)    (((cfg) >> NXP_S32_IMCR_IDX_SHIFT) & NXP_S32_IMCR_IDX_MASK)
 
#define NXP_S32_PINMUX_GET_MSCR_IDX(cfg)    (((cfg) >> NXP_S32_MSCR_IDX_SHIFT) & NXP_S32_MSCR_IDX_MASK)
 
#define NXP_S32_PINMUX_GET_SIUL2_IDX(cfg)    (((cfg) >> NXP_S32_SIUL2_IDX_SHIFT) & NXP_S32_SIUL2_IDX_MASK)
 
#define NXP_S32_PINMUX(siul2_idx, mscr_idx, mscr_sss, imcr_idx, imcr_sss)
 Utility macro to build NXP S32 pinmux property for pinctrl nodes.
 

Macro Definition Documentation

◆ NXP_S32_IMCR_IDX_MASK

#define NXP_S32_IMCR_IDX_MASK   BIT_MASK(9)

◆ NXP_S32_IMCR_IDX_SHIFT

#define NXP_S32_IMCR_IDX_SHIFT   7U

◆ NXP_S32_IMCR_SSS_MASK

#define NXP_S32_IMCR_SSS_MASK   BIT_MASK(4)

◆ NXP_S32_IMCR_SSS_SHIFT

#define NXP_S32_IMCR_SSS_SHIFT   3U

◆ NXP_S32_MSCR_IDX_MASK

#define NXP_S32_MSCR_IDX_MASK   BIT_MASK(9)

◆ NXP_S32_MSCR_IDX_SHIFT

#define NXP_S32_MSCR_IDX_SHIFT   16U

◆ NXP_S32_MSCR_SSS_MASK

#define NXP_S32_MSCR_SSS_MASK   BIT_MASK(3)

◆ NXP_S32_MSCR_SSS_SHIFT

#define NXP_S32_MSCR_SSS_SHIFT   0U

◆ NXP_S32_PINMUX

#define NXP_S32_PINMUX (   siul2_idx,
  mscr_idx,
  mscr_sss,
  imcr_idx,
  imcr_sss 
)
Value:
#define NXP_S32_PINMUX_MSCR_SSS(cfg)
Definition: nxp-s32-pinctrl.h:33
#define NXP_S32_PINMUX_SIUL2_IDX(cfg)
Definition: nxp-s32-pinctrl.h:45
#define NXP_S32_PINMUX_MSCR_IDX(cfg)
Definition: nxp-s32-pinctrl.h:42
#define NXP_S32_PINMUX_IMCR_IDX(cfg)
Definition: nxp-s32-pinctrl.h:39
#define NXP_S32_PINMUX_IMCR_SSS(cfg)
Definition: nxp-s32-pinctrl.h:36

Utility macro to build NXP S32 pinmux property for pinctrl nodes.

Parameters
siul2_idxSIUL2 instance index
mscr_idxMultiplexed Signal Configuration Register (MSCR) index
mscr_sssOutput mux Source Signal Selection (MSCR.SSS)
imcr_idxInput Multiplexed Signal Configuration Register (IMCR) index
imcr_sssInput mux Source Signal Selection (IMCR.SSS)

◆ NXP_S32_PINMUX_GET_IMCR_IDX

#define NXP_S32_PINMUX_GET_IMCR_IDX (   cfg)     (((cfg) >> NXP_S32_IMCR_IDX_SHIFT) & NXP_S32_IMCR_IDX_MASK)

◆ NXP_S32_PINMUX_GET_IMCR_SSS

#define NXP_S32_PINMUX_GET_IMCR_SSS (   cfg)     (((cfg) >> NXP_S32_IMCR_SSS_SHIFT) & NXP_S32_IMCR_SSS_MASK)

◆ NXP_S32_PINMUX_GET_MSCR_IDX

#define NXP_S32_PINMUX_GET_MSCR_IDX (   cfg)     (((cfg) >> NXP_S32_MSCR_IDX_SHIFT) & NXP_S32_MSCR_IDX_MASK)

◆ NXP_S32_PINMUX_GET_MSCR_SSS

#define NXP_S32_PINMUX_GET_MSCR_SSS (   cfg)     (((cfg) >> NXP_S32_MSCR_SSS_SHIFT) & NXP_S32_MSCR_SSS_MASK)

◆ NXP_S32_PINMUX_GET_SIUL2_IDX

#define NXP_S32_PINMUX_GET_SIUL2_IDX (   cfg)     (((cfg) >> NXP_S32_SIUL2_IDX_SHIFT) & NXP_S32_SIUL2_IDX_MASK)

◆ NXP_S32_PINMUX_IMCR_IDX

#define NXP_S32_PINMUX_IMCR_IDX (   cfg)     (((cfg) & NXP_S32_IMCR_IDX_MASK) << NXP_S32_IMCR_IDX_SHIFT)

◆ NXP_S32_PINMUX_IMCR_SSS

#define NXP_S32_PINMUX_IMCR_SSS (   cfg)     (((cfg) & NXP_S32_IMCR_SSS_MASK) << NXP_S32_IMCR_SSS_SHIFT)

◆ NXP_S32_PINMUX_MSCR_IDX

#define NXP_S32_PINMUX_MSCR_IDX (   cfg)     (((cfg) & NXP_S32_MSCR_IDX_MASK) << NXP_S32_MSCR_IDX_SHIFT)

◆ NXP_S32_PINMUX_MSCR_SSS

#define NXP_S32_PINMUX_MSCR_SSS (   cfg)     (((cfg) & NXP_S32_MSCR_SSS_MASK) << NXP_S32_MSCR_SSS_SHIFT)

◆ NXP_S32_PINMUX_SIUL2_IDX

#define NXP_S32_PINMUX_SIUL2_IDX (   cfg)     (((cfg) & NXP_S32_SIUL2_IDX_MASK) << NXP_S32_SIUL2_IDX_SHIFT)

◆ NXP_S32_SIUL2_IDX_MASK

#define NXP_S32_SIUL2_IDX_MASK   BIT_MASK(3)

◆ NXP_S32_SIUL2_IDX_SHIFT

#define NXP_S32_SIUL2_IDX_SHIFT   25U